1. New Project 생성 - Source 추가: 전 과정에서 생성된 myip2_slave_lite_v1_0_S00_AXI.v 파일, segment 출력 파일 2. 보드 선택 후 finish 3. myip2_slave~~.v에서 segment와 연결하기 위한 hi_bit과 low_bit을 output으로 선언 4. myip2_slave~~.v에서  output으로 나갈 high bit와 low bit에 slave의 register 값을 나누어 할당  5. Create Block Desgin - Zynq 추가 - Run Block Automation  6. Zynq7의 Ethernet, USB 포트 비활성화 7. PS/PL Interface 확인 8. Add module - 모듈 추가  9. Run ..

Data Width: 데이터의 비트 크기를 나타낸다. 1. my_axi_test 프로젝트 생성 (board는 cora z7 선택) 2. Create Block Design - Add IP Source - Zynq 7 추가 3. Run Block Automation 4. Tool에서 Create and package New IP 에서 Next - Create ZXI4 Peripheral - Create a new AXI4 peripheral 선택 후 next - 아래와 같이 설정 후 next - finish  5. Add IP - 위에서 생성한 myip 추가6. Address 확인 7. Validate Design 8. Create HDL Wrapper - OK 9. Generate Bitstream 10..

논리값0: 논리 '0', 거짓(false)1: 논리 '1', 참(true)x: unknown 상태(논리 '0'과 논리 '1'의 충돌이 발생하여 값을 확정할 수 없는 경우)z: 구동자가 없는 High-Impedence 상태 net 자료형net 자료형: 논리 게이트나 모듈 등 하드웨어 요소 사이의 물리적 연결을 나타내는 자료형net는 값을 저장하지 않으며, 연속 할당문 등의 구동자에 의해 net의 값을 연속적으로 유지한다.net에 구동자가 없으면 상태는 z가 된다.주로 사용되는 net 자료형으로는 wire 자료형이 있다. wire 자료형은 단순 연결을 위해 사용되고, 논리적 동작 및 기능을 갖지 않는다. 자료형이 선언되지 않은 경우, net 자료형의 기본값으로 1비트의 wire가 사용된다.자료형 선언 방법:..

[2024.07.11.목] 인천인력개발원초음파센서 제어 절차10us TTL 신호로 Trigger송신기는 8개 40kHz 버스트 신호 송신수신기는 반향신호 수신(High 레벨 신호의 지속시간을 측정)지속시간과 음속을 활용하여 거리 계산Trigger 신호로부터 Echo 신호가 감지되기까지의 충분한 대기시간이 필요(60ms~) -> 16.6Hz 거리가 1m 이상 -> 노래 정상속도거리가 0.5m~1m -> 노래 1.5배속거리가 0.5m 이하 -> 노래 2배속 While 문 실행 내용을 인터럽트로 변경하기아래와 같이 While문으로 동작 실행 시 오류가 나면 무한 루프에 빠질 수 있다. 이를 방지하기 위해 Echo의 동작을 Interrupt로 설정하여 해결한다. 1. Test004-US의 ioc파일에서 PB4 ..

[2024.07.11.목] 인천인력개발원초음파센서 제어 절차10us TTL 신호로 Trigger송신기는 8개 40kHz 버스트 신호 송신수신기는 반향신호 수신(High 레벨 신호의 지속시간을 측정)지속시간과 음속을 활용하여 거리 계산Trigger 신호로부터 Echo 신호가 감지되기까지의 충분한 대기시간이 필요(60ms~) -> 16.6Hz1. New-STM32 Project로 새 프로젝트 생성 2.보드를 아래와 같이 선택 3. 프로젝트 명은 Test004-US로 설정 후 Finish4. Schematic 확인 후 D4를 Trigger, D5를 Echo 단자로 연결 5. Test004-US.ioc에서 PB4와 PB5 핀 찾아서 각각 GPIO_Input, GPIO_Output으로 설정(핀 동작을 설정하는 과..

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Verilog HDL 구문의 구성회로 합성용 구문: 회로 합성 툴에서 게이트 수준 합성을 지원하는 구문시뮬레이션용 구문: 시뮬레이션을 위한 테스트벤치의 작성에 사용되며, 회로 합성이 지원되지 않는다.라이브러리 설계용 구문: 회로 합성에 적용되는 셀 라이브러리 설계에 사용되며, 셀의 기능, 지연, 핀 정보 등을 정의하는 데 사용된다.Verilog HDL 모듈모듈: Verilog HDL의 기본 단위Verilog HDL의 모듈 구성module module_name (port_list); //머리부//선언부port 선언reg 선언wire 선언parameter 선언//몸체부하위모듈 인스턴스게이트 프리미티브always 문initial 문assign 문function, task 정의function, task 호출en..

1. 여백빈칸, 탭 등을 포함하는 어휘 토큰어휘 토큰의 분리를 위해서 사용되는 경우 이외에는 무시된다.2. 주석단일 라인 주석문은 //로 시작되어 줄바꿈으로 끝난다.블록 주석문은 /*로 시작되어 */로 끝나며, 그 사이의 모든 내용이 주석문으로 처리된다.3. Verilog HDL의 수 표현 방식[size_constant]'base_format [size_constant]상수 값의 비트 수를 나타낸다.0이 아닌 unsigned 10진수로 사용한다.생략 시 unsized 수가 되며 32비트로 표현된다.'base_format밑수(base) 지정 문자로 2진수는 b/B, 8진수는 o/O, 10진수는 d/D, 16진수는 h/H를 지정하며, 대소문자 구분은 없다,signed를 나타내기 위해 s/S가 사용될 수 있다..

HDL 기반 시스템 반도체 설계 과정1. 설계사양 결정회로의 기능, 성능 목표치, 동작 주파수, 칩 면적 및 전력소모 목표치, 테스트 커버리지, 설계기간, NRE(Non-Recurring Enginerring) 비용, 칩 단가 등의 설계 목표를 결정한다.설계될 시스템의 분할, 적용될 알고리즘 및 아키텍쳐, 입출력 신호의 이름 및 비트 폭, 데이터 입출력 및 제어신호의 타이밍 관계, 리셋 및 클록신호 정의 등이 포함된다.2. 상위수준 모델링 및 검증상세설계 이전에 설계사양을 확인하도록 시스템의 전체 기능을 모델링, 검증하는 과정3. RTL 설계와 테스트벤치 작성전체 시스템 구조와 분할 -> 상위수준 모델링 및 검증 -> 상세설계 진행 - 상세설계는 합성 가능한 Verilog HDL 구문을 이용하여 RTL ..