[2024.05.20.월] 인천인력개발원 하만 세미콘 아카데미실습 1: uart_rx1. uart_rx_cntl.v Design Sources 생성 2. 코드 작성`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2024/05/20 12:06:26// Design Name: // Module Name: uart_rx_cntl// Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Re..

보호되어 있는 글입니다.

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[2024.05.17.금] 인천인력개발원 하만 세미콘 아카데미실습 1: Parallel to Serial / Serial to Parallel 변환기1. my_sp 프로젝트 생성2. my_sp.v 파일을 Create Design Sources로 생성한 뒤 코드 작성(my_p2s와 my_s2p 모듈 두 개 사용)`timescale 1ns / 1ps/********************************************parallel to serial********************************************/module my_p2s (input RST, CLK, START, input [7:0] DIN, output SOF, ..

[2024.05.16.목] 인천인력개발원 하만 세미콘 아카데미실습 1: 41MUX_SWITCH의 레이아웃 설계41MUX_SWITCH 레이아웃 설계( DRS&LVS ) [소요 시간: 125분]  세로 8.05um, 가로 5.445um로 축소 [소요시간: 15분]교수님 예시: 세로 8.04um, 가로 6.135um

[2024.05.14.화] 인천인력개발원 하만 세미콘 아카데미실습 1: 21MUX_SWITCH의 레이아웃 가로 2.445um, 세로 7.29um 설계21MUX_SWITCH 레이아웃 설계 [소요 시간: 80분]DRC 참고사항 추가Via to Via >= 0.15umMetal2에서 Via로 Metal1을 연결하는 작업 수행 시 Metal1의 두께가 0.12um가 아닌 0.14um가 되며 높이가 증가하는 현상이 발생할 수 있으므로 Metal1의 두께도 확인하여 수정 필요 실습 2: 41MUX Schematic & Layout 설계 1. 21MUX_LOGIC을 이용하여 Schematic 설계 및 포트 설정 2. Symbol을 만들기 위해 Create 탭에서 선택 후 핀 설정 후 symbol 제작 3. Simul..

[2024.05.10.금] 인천인력개발원 하만 세미콘 아카데미Verilog를 이용한 RTL 시스템 반도체 설계AMD Vivado Logic AnalyzerLogic Analyzer: 디지털 신호 분석 장치1. mark_debug 코드를 이용해 디버깅할 net를 표시 2. Run Synthesis 후 우측 상단의 보기를 Debug로 바꾸면 다음과 같이 net에 표시 3. my_traffic_debug 프로젝트를 만들어 확인하기

[2024.05.09.목] 인천인력개발원 하만 세미콘 아카데미실습 1: 21MUX Layout 설계1. 40일차에 이어서 21MUX Layout을 4.63um x 5.87um 사이즈로 설계 및 DRC, LVS [ 총 소요 시간: 50분 ]실습 2: 21MUX Schematic & Layout 설계위 Schematic에서는 14개의 TR 사용Transmission Gate를 사용하여 2개의 TR만 사용 가능실습 3: 21MUX SWITCH Schematic & Layout 설계1. 21MUX_SWITCH 이름의 Cell View를 만든 뒤 Schematic 제작 2. Create - From Cell View를 통해 Symbol 제작 3. 21MUX_SWITCH_TEST 이름의 CellView를 만든 뒤 ..

[2024.05.08.수] 인천인력개발원 하만 세미콘 아카데미실습 1: 4NAND의 PMOS Width 찾고 최소 높이 5.69um로 Layout 설계1. 4NAND PMOS의 Width를 시뮬레이션을 통해 2.14um로 찾기 [소요 시간: 30분] 2. Layout의 높이를 5.69um로 설계 [소요 시간: 32분]실습 2: 4NOR의 PMOS Width 찾고 최소 높이 9.51um로 Layout 설계1. 4NOR PMOS의 Width를 시뮬레이션을 통해 5.96um로 찾기 [소요 시간: 23분] 2. Layout의 높이를 9.51um로 설계 [소요 시간: 20분] 실습 3: MultiPlexer(MUX) Schematic&SimulationMultiPlexer: 여러 개의 입력 중 제어 신호를 통해 ..

[2024.05.07.화] 인천인력개발원 하만 세미콘 아카데미실습 1: 2NAND 2finger1. Library 열고 2NAND 선택 후 File-New-CellView-type: layout2. Options-Display에서 x와 y snap spacing을 각각 0.005로 설정3. I(Instance)를 눌러 gpdk 라이브러리에서 pmos, nmos를 설치하고 nmos와 pmos 속성 변경(2finger) 4. Stick Diagram을 그려본 뒤 layout 연결(metal 선택 후 p를 눌러 원하는 경로로 그리기 가능 -> 우클릭, via up, down to~~: open된 경로로 설정) 5. Layout 설계 후 포트 설정 -> Run DRC, Run LVS 후 높이를 5.6u까지 줄이..