[2024.03.28.목] 인천인력개발원 하만 세미콘 아카데미임베디드 시스템을 위한 SW 구조설계8비트 타이머 / 카운터1. 타이커/카운터 인터럽트 현재까지의 펄스 수: TCNTn레지스터에 저장 오버플로 인터럽트 최대로 셀 수 있는 펄스 이상이 되면 TCNTn레지스터가 0으로 바뀌며 발생 비교일치 인터럽트 TCNTn의 값이 미리 설정된 OCRn레지스터값과 일치하면 발생 2. TCCR0 레지스터: 분주비 설정CLK 주파수: 16,000,000HzTCNT는 최대 256, TCCR은 16 -> 256*26 = 4096 (≒4K)TCCR이 64면 16K -> 16KHz가 ATmega의 최대 주파수따라서 분주비를 64로 설정 3. TIMSK 레지스터: 인터럽트 활성화EIMSK: External Input Mask..

[2024.03.27.수] 인천인력개발원 하만 세미콘 아카데미임베디드 시스템을 위한 SW 구조설계복습1. 풀업 저항플로팅 상태를 없애기 위해 설치하는 저항다음과 같은 구조로 설치 2. 프로그램의 실행순서: Start - Function(함수 실행) - End [선형 구조] 인터럽트(Interrupt)함수 실행 시 정해진 시점에 진행이 아닌, 임의의 시점에 진행하는 것1. 폴링 vs 인터럽트 폴링 코드 나열 순서에 의해 실행 결정 모든 코드는 동일한 실행 우선순위 코드 A에 의해 코드 B 실행에 지연 발생 가능 정해진 순서에 따라 실행되므로 하드웨어의 지원이 불필요 코드 작성 & 이해 용이 인터럽트 우선 순위에 따라 실행 순서 결정 인터럽트에 따라 서로 다른 우선순위 우선 순위가 낮은 코드 A에 의해 우선..

[2024.03.26.화] 인천인력개발원 하만 세미콘 아카데미 Verilog를 이용한 RTL 시스템 반도체 설계 Continuous Assignment Dataflow: 부울 연산과 연산자를 이용한 모델 동작적 / 절차적 모델링: 모델 설계 알고리즘 1. Data Flow 코드와 구조 예시 D Flip-Flop module dff (input d, clk, rst, output reg q); always @ (posedge clk) if(rst) q

[2024.03.25.월] 인천인력개발원 하만 세미콘 아카데미 Verilog를 이용한 RTL 시스템 반도체 설계 Verilog의 버스 & 배열 1. Verilog 버스 버스: 비트의 모음 모든 wire나 reg 데이터 타입은 버스로 표현 가능 reg 버스: reg 비트의 모음 wire 버스: wire 비트의 모음 - 예시: 버스를 선언할 때 상수나 변수 사용 가능 module cntr64 (input...); `define data_msb 63 wire [`data_msb:0] data_bus;​ 비트 선택: 벡터나 배열 내의 개별 비트 표시 선언 예시 wire [31:0] data_bus; wire [0:7] h_byte; reg [15:0] control; int i, j; assign h_byte[..

[2024.03.22.금] 인천인력개발원 하만 세미콘 아카데미임베디드 시스템을 위한 SW 구조설계실습 1: 7세그먼트로 0~F까지 16진수로 표시 코드 수정 #define F_CPU 16000000L//Board CLK 정보(16MHz) #include #include int main(void) { uint8_t digit[] = { 0x3F, 0x06, 0x5B, 0x4F, 0x66, 0x6D, 0x7D, 0x27, 0x7F, 0x67, 0x77, 0x7c, 0x58, 0x5e, 0x79, 0x71 }; int i, j; DDRD = 0xFF;//세그먼트 제어 핀 8개를 출력으로 설정 DDRC = 0x0F;//자릿수 선택 핀 4개를 출력으로 설정 while (1)//한 번의 while loop 내에서 ..

[2024.03.21.목] 인천인력개발원 하만 세미콘 아카데미임베디드 시스템을 위한 SW 구조설계디지털 데이터 입출력1. 디지털 데이터 출력 PORT 레지스터 (출력 레지스터) 포트: 8개의 핀을 하나로 묶어 관리하는 것 PORTA, PRTAB, ... PORTG까지의 레지스터 PORTA~PORTF에는 0~7까지 8개의 비트가 존재 - 비트 표현: PORTA1, PORTA2, ... PORTXn으료 표시 가능(X는 포트 종류, n은 비트) PORTG에는 5개의 비트만 존재하므로 상위 3개의 비트 사용 불가 특정 비트를 1로 설정 시: 1 해당 포트 중 입력으로 사용하는 비트만 0으로 설정 필요 특정 비트만 입력상태 0으로 만들기 위해 해당 부분만 1, 나머지는 0인 비트에서 bitNOT과 AND를 통해 ..

[2024.03.20.수] 인천인력개발원 하만 세미콘 아카데미임베디드 시스템을 위한 SW 구조설계마이크로 컨트롤러 & CISC / RISC마이크로 컨트롤러(칩 위의 컴퓨터)ex) ATmega128, 아두이노 등컴퓨터의 메인보드+메마이크로 프로세서+메모리+입출력 인터페이스컴퓨터 메인보드와 하드디스크 기능을 하나의 IC칩으로 집적시켜 만든 반도체 소자특수 목적용 낮은 사양의 컴퓨터 / 작고 간단한 제어장치 제작에 사용임베디드 시스팀: 다른 시스템의 일부로 사용마이크로컨트롤러 VS. 데스크톱 컴퓨터항목마이크로컨트롤러데스크톱 컴퓨터CPUATmega128인텔 Core i7비트864메모리128KB8GB클록16MHz3.4GHz(Quad Core)마이크로 프로세서중앙처리장치(CPU)를 하나의 IC칩으로 집적시킨 반도체..

[2024.03.19.화] 인천인력개발원 하만 세미콘 아카데미Verilog를 이용한 RTL 시스템 반도체 설계CORA Z7 실습1. Project Create(my_and.v)2. Elaborated design3. Synthesis4. Implementation5. Configuration6. H/W manage [DIGILENT - CORA Z7보드] 번호명칭번호명칭1Power select jumper (Ext. supply / USB)11마이크로SD card 슬롯 (underside of board)2Power jack (for optional ext. supply)12USB 호스트 포트3Shared USB JTAG / UART port13FPGA programming DONE LED4Unloade..

[2024.03.18.월] 인천인력개발원 하만 세미콘 아카데미 Verilog를 이용한 RTL 시스템 반도체 설계FPGA, Bit, 논리 게이트 FPGA(Field-Programabble Gate Arrays): 하드웨어 플랫폼 재구성 가능: 사용자가 특정 작업을 수행하도록 구성할 수 있으며, 구성 변경도 가능 병렬 처리 능력: 여러 작업을 동시에 수행할 수 있는 병렬 처리 능력을 갖춤. 고속 연산이 필요한 분야에서 유리 낮은 지연시간: 프로세서 기반 시스템과 다르게 하드웨어 수준에서 직접 연산을 처리하므로 지연시간이 짧음 고성능: FPGA는 고성능을 요구하는 애플리케이션에서 ASIC의 대안으로 사용 가능하며 ASIC대비 개발 비용&시간이 적음 2bit 8bit: 3bit씩 묶어 계산 ex1) 100101..

[2024.03.15.금] 인천인력개발원 하만 세미콘 아카데미임베디드 시스템을 위한 SW 구조설계ATmega128수업 시작에 앞서 ATmega128 기본 모듈을 지급받았다. 다음주부터는 이 모듈을 이용하여 실습을 진행할 예정인데, 그에 앞서 ATmega128 모듈에 대해 알아보고자 한다. AVR 마이크로컨트롤러 고성능, 저전력 AVR 8비트 마이크로컨트롤러 사용 산업 제어, 스마트 홈, 자동화 시스템 등에 활용 주요 특징 CPU 성능: 최대 16MIPS(Million Instructions Per Second)의 처리속도와 16MHz의 클록 속도 메모리: 128kb의 플래시 메모리를 사용하여 대용량의 코드 저장 가능. 또한 4kb의 SRAM과 4kb의 EEPROM을 내장하여 데이터 저장과 접근에 용이 입..