[2024.05.08.수] 인천인력개발원 하만 세미콘 아카데미
실습 1: 4NAND의 PMOS Width 찾고 최소 높이 5.69um로 Layout 설계
1. 4NAND PMOS의 Width를 시뮬레이션을 통해 2.14um로 찾기 [소요 시간: 30분]
2. Layout의 높이를 5.69um로 설계 [소요 시간: 32분]
실습 2: 4NOR의 PMOS Width 찾고 최소 높이 9.51um로 Layout 설계
1. 4NOR PMOS의 Width를 시뮬레이션을 통해 5.96um로 찾기 [소요 시간: 23분]
2. Layout의 높이를 9.51um로 설계 [소요 시간: 20분]
실습 3: MultiPlexer(MUX) Schematic&Simulation
- MultiPlexer: 여러 개의 입력 중 제어 신호를 통해 선택된 입력이 출력되는 것
- 소자 누르고 스페이스바 -> 자동으로 핀 할당
- TEST Schematic에서 VINB와 S0의 Pulse 속성은 다음과 같이 설정
- ADEL 시뮬레이션 Analyses_Choose
- 아래와 같은 시뮬레이션 창에서 상단의 split current strip을 눌러 파형별로 분리
y축 더블클릭 - scale 탭에서 mode를 manual로 변경 후 값 수정하여 변경 가능
상단 탭의 edit-multi graph properties로 모든 그래프의 속성 변경
단축키 v를 눌러 세로선 추가, 값 표시
[ 실습 영상 ]
실습 4: MultiPlexer(MUX) Layout
- 다음 과정을 통해 게이트의 각 부분을 분리할 수 있음 (기본 제공 게이트는 flatten 시 트랜지스터로 인식 x)
[ 금일 MUX Layout 설계 진행사항 ]
'반도체 회로설계 취..'에서 업로드한 동영상