[2024.05.10.금] 인천인력개발원 하만 세미콘 아카데미
Verilog를 이용한 RTL 시스템 반도체 설계
AMD Vivado Logic Analyzer
- Logic Analyzer: 디지털 신호 분석 장치
1. mark_debug 코드를 이용해 디버깅할 net를 표시
2. Run Synthesis 후 우측 상단의 보기를 Debug로 바꾸면 다음과 같이 net에 표시
3. my_traffic_debug 프로젝트를 만들어 확인하기
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