반도체 회로설계 취준기

[2024.03.26.화] 인천인력개발원 하만 세미콘 아카데미 Verilog를 이용한 RTL 시스템 반도체 설계 Continuous Assignment Dataflow: 부울 연산과 연산자를 이용한 모델 동작적 / 절차적 모델링: 모델 설계 알고리즘 1. Data Flow 코드와 구조 예시 D Flip-Flop module dff (input d, clk, rst, output reg q); always @ (posedge clk) if(rst) q

[2024.03.25.월] 인천인력개발원 하만 세미콘 아카데미 Verilog를 이용한 RTL 시스템 반도체 설계 Verilog의 버스 & 배열 1. Verilog 버스 버스: 비트의 모음 모든 wire나 reg 데이터 타입은 버스로 표현 가능 reg 버스: reg 비트의 모음 wire 버스: wire 비트의 모음 - 예시: 버스를 선언할 때 상수나 변수 사용 가능 module cntr64 (input...); `define data_msb 63 wire [`data_msb:0] data_bus;​ 비트 선택: 벡터나 배열 내의 개별 비트 표시 선언 예시 wire [31:0] data_bus; wire [0:7] h_byte; reg [15:0] control; int i, j; assign h_byte[..

[2024.03.19.화] 인천인력개발원 하만 세미콘 아카데미Verilog를 이용한 RTL 시스템 반도체 설계CORA Z7 실습1. Project Create(my_and.v) 2. Elaborated design 3. Synthesis 4. Implementation 5. Configuration 6. H/W manage [DIGILENT - CORA Z7보드] 번호명칭번호명칭1Power select jumper (Ext. supply / USB)11마이크로SD card 슬롯 (underside of board)2Power jack (for optional ext. supply)12USB 호스트 포트3Shared USB JTAG / UART port13FPGA programming DONE LED4Un..

[2024.03.18.월] 인천인력개발원 하만 세미콘 아카데미 Verilog를 이용한 RTL 시스템 반도체 설계FPGA, Bit, 논리 게이트 FPGA(Field-Programabble Gate Arrays): 하드웨어 플랫폼 재구성 가능: 사용자가 특정 작업을 수행하도록 구성할 수 있으며, 구성 변경도 가능 병렬 처리 능력: 여러 작업을 동시에 수행할 수 있는 병렬 처리 능력을 갖춤. 고속 연산이 필요한 분야에서 유리 낮은 지연시간: 프로세서 기반 시스템과 다르게 하드웨어 수준에서 직접 연산을 처리하므로 지연시간이 짧음 고성능: FPGA는 고성능을 요구하는 애플리케이션에서 ASIC의 대안으로 사용 가능하며 ASIC대비 개발 비용&시간이 적음 2bit 8bit: 3bit씩 묶어 계산 ex1) 100101..