반도체 회로설계 취준기

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STRAIT(4) _ BISR(Built-In Self-Recovery)

STRAIT(3) _ Self-DiagnosisSTRAIT(2) _ BIST(Built-In Self Test)STRAIT(1) _ AI 가속기의 자가 테스트 및 복구 기술이번 포스팅은『STRAIT: Self-Test and Self-Recovery Architecture for Systolic-Array-Based AI Accelerators』 논문을 바탕으로 제작되었습니semicon-circuit.tistory.comSystolic Array 기반 AI 가속기에서는 수천 개의 PE(Processing Element)가 고속 병렬 연산을 수행합니다. 하지만 그 중 일부가 고장나면 전체 연산에 영향을 줄 수 있기 때문에, 결함 복구(Self-Recovery) 기술이 필수적입니다. STRAIT는 Built..

반도체 시사 2025.05.06 0

오늘은 KLA 인턴전형 후기를 남겨보겠습니다!면접전형에서 최종 탈락했지만 각 전형 진행 방식이나 결과 발표 등 정보 공유하고자 합니다.채용 프로세스 [결과 발표일 포함] 1. 지원서 접수 [ 2024.11.11(월)~2024.11.24(일) ]2. 서류전형 결과 발표 [ 2024.11.28 (목) ]3. 온라인 인적성 검사 실시 [ ~2024.12.01(일) ]4. 전화영어 테스트 [ 2024.12.02(월) ]5. 인적성/전화영어 결과 발표 [ 2024.12.09(월) ]6. 면접 진행 [ 2024.12.12(목) ]7. 최종 발표 [ 2024.12.20(금) ] 작년 11월 24일까지 모집한 2025 KLA 동계인턴 CS Engineer 인턴십에 지원했습니다. 이전까지는 10명 이상 선발했는데 이번 ..

취업준비 2025.01.16 23

UART 설계(3) - UART RX 설계 / 최종 설계 완료

FSM 순서idle: din이 1로 유지될 때 대기상태. din이 0이 되면 enable 신호에 맞춰 load로 상태 변경load: 8비트의 데이터를 받은 뒤 parity를 읽고, parity check로 상태 변경parity check: 저장한 parity bit와 data bit를 이용하여 패리티 검사transmit: 패리티 검사 이후 병렬 데이터를 dout으로 전송다음과 같이 코드를 작성했다.`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2024/07/28 13:46:57// Design..

Verilog 2024.07.29 0

UART 설계(1) - Baud Rate Generator 설계

Baud Rate을 생성하고, Over Sampling을 하기 위한 코드 작성 (baud_rate_gen.v)oversampling을 위해 bit count를 진행해야 한다.첫 신호에서 start bit가 들어오면 bit_cnt_std 8번째에 샘플링을 시작하고, 그 이후부터는 16번째에 샘플링을 하면 data bit의 중앙에서 데이터를 샘플링할 수 있다, 1개의 baud rate 주기 안에 들어가는 clock의 개수를 구하기 위해서 baud rate 주기 / clk 주기 = clk freq / baud rate freq을 계산한다.위에서 계산한 값을 16으로 나누어 그 값을 bit count standard로 잡으면 이 기준의 16배가 baud rate의 주기가 된다.bit count standard만..

Verilog 2024.07.22 0

Chap 02. 진수 변환 / BCD 코드 / Gray 코드

1. 2진수 - 10진수 변환 2진수 -> 10진수 변환 : 오른쪽부터 2^0, 2^1, 2^2, ... 순으로 각 자릿수의 숫자와 곱하여 변환 예시) - 1 0011(2)인 이진수 -> 2^4 * 1 + 2^3 * 0 + 2^2 * 0 + 2^1 * 1 + 2^0 * 1 = 16 + 2 + 1 = 19(10) - 1011 0101(2) -> 2^7 + 2^5 + 2^4 + 2^2 + 2^0 = 128 + 32 + 16+ 4 + 1 = 181(10) 10진수 -> 2진수 변환: 10진수를 2로 나누며 나머지를 구하여 2진수로 변환 2. 16진수: 2진수의 4비트씩 묶어 0~9, A(10)~F(15)의 16자리로 표현 [16진수, 10진수, 2진수의 관계] 16진수 -> 10진수 변환: 2진수 -> 10진..

디지털 논리회로 2024.03.23 4

반도체 시사

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STRAIT(4) _ BISR(Built-In Self-Recovery)

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반도체 시사 2025.05.06 0

STRAIT(3) _ Self-Diagnosis

STRAIT(2) _ BIST(Built-In Self Test)STRAIT(1) _ AI 가속기의 자가 테스트 및 복구 기술이번 포스팅은『STRAIT: Self-Test and Self-Recovery Architecture for Systolic-Array-Based AI Accelerators』 논문을 바탕으로 제작되었습니다. 최근 AI 가속기의 신뢰성semicon-circuit.tistory.com지난 포스팅에서는 자가 테스트 진행 방법을 알아보았습니다. 이번에는 자가 진단 방법에 대해 알아보고, 결함 유형과 진단 논리 구조에 대해서 다룹니다. 결함 위치에 따른 유형 STRAIT에서는 PE 내부의 결함이 위치에 따라 서로 다른 방식으로 영향을 미칩니다. 이 차이를 기반으로 결함을 Local / R..

반도체 시사 2025.05.06 0

STRAIT(2) _ BIST(Built-In Self Test)

STRAIT(1) _ AI 가속기의 자가 테스트 및 복구 기술이번 포스팅은『STRAIT: Self-Test and Self-Recovery Architecture for Systolic-Array-Based AI Accelerators』 논문을 바탕으로 제작되었습니다. 최근 AI 가속기의 신뢰성과 안전성이 중요해지면서, Systolic Array 기반 AIsemicon-circuit.tistory.com지난 포스팅에서 STRAIT의 개념, 구조를 살펴보았습니다. 이번 포스팅에서는 세부적으로 자가 테스트 과정을 살펴봅니다. Test Process With Scan Chain 자가 테스트는 Scan Chain을 활용하여 이루어집니다. 여기서 Scan Chain이란, 내부 레지스터를 직렬로 연결하여 결함 테..

반도체 시사 2025.05.05 0

자습시간

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Pmod OLED 공룡 게임 만들기(3) - 최종

크롬 공룡 게임 구현 저번 게시글에 이어 마지막으로 Pmod KYPD와 Pmod OLED를 이용해 하드웨어 파일을 생성한 후, Vitis를 이용해 키패드로 동작하는 공룡 게임을 최종 완료했습니다. Vivado Process Vivado와 Vitis를 이용한 Pmod OLED 제어 [Pmod IP 이용]이번 게시글에서는 Digilent의 게시물과 IP 라이브러리를 통해 Pmod OLED의 데모 파일 구현을 진행합니다. 추후 이를 응용하여 Pmod OLED를 통해 다양한 기능을 구현할 예정입니다. Vivado, Vitis 이용방법semicon-circuit.tistory.com 이 게시글에서와 동일한 방법으로 Vivado Library에서 IP를 추가한 뒤, Pmod KYPD와 Pmod OLED를 추가하여 ..

Verilog 2025.02.20 0

Pmod OLED 공룡 게임 만들기(2)

이번에는 저번에 구현했던 비트맵에서 더 나아가 여러가지 이미지를 번갈아가며 화면에 나타내어 움직이는 듯한 모습을 구현하고자 합니다.저번에 사용했던 툴을 이용해서 공룡이 달리는 듯한 두 이미지를 생성하고, 이를 배열로 변환한 뒤 다음과 같이 코드를 작성해서 공룡이 뛰는 모션을 구현했습니다.더보기void Dino_Run() { OLED_ClearBuffer(&myDevice); OLED_MoveTo(&myDevice, 0, 0); // (0,0)에서 출력 시작 OLED_Update(&myDevice); // OLED 화면 업데이트 u8 *pat; char c; xil_printf("print dinosaur and cactus"); c = 1; while(1){ xil_pr..

Verilog 2025.02.17 0

Pmod OLED 공룡 게임 만들기(1) - 비트맵 이미지 구현

Vivado와 Vitis를 이용한 Pmod OLED 제어 [Pmod IP 이용]이번 게시글에서는 Digilent의 게시물과 IP 라이브러리를 통해 Pmod OLED의 데모 파일 구현을 진행합니다. 추후 이를 응용하여 Pmod OLED를 통해 다양한 기능을 구현할 예정입니다. Vivado, Vitis 이용방법semicon-circuit.tistory.com 지난 게시글에서 Vivado에서 Pmod IP를 이용해 하드웨어 파일을 만들고, Vitis로 Pmod OLED 데모 파일을 실행하는 과정까지 포스팅했습니다,이번 게시글에서는 이어서 직접 비트맵 파일을 Pmod OLED에 표시해보는 작업을 진행합니다. 앞으로 이 디스플레이를 이용해 구글의 공룡게임을 구현할 예정입니다. 먼저 공룡의 모습과 선인장을 픽셀로 ..

Verilog 2025.02.17 0

Vivado와 Vitis를 이용한 Pmod OLED 제어 [Pmod IP 이용]

이번 게시글에서는 Digilent의 게시물과 IP 라이브러리를 통해 Pmod OLED의 데모 파일 구현을 진행합니다. 추후 이를 응용하여 Pmod OLED를 통해 다양한 기능을 구현할 예정입니다. Vivado, Vitis 이용방법 Getting Started with Vivado and Vitis for Baremetal Software Projects - Digilent Reference digilent.com준비사항Vivado, Vitis 2023.2버전: 기존에 사용하던 2024.2버전으로는 호환이 되지 않아 해당 버전으로 수행했습니다.Digilent 보드 파일 다운로드아래의 파일을 다운로드 받아 압축을 해제한 뒤,\vivado-boards-master\vivado-boards-master\new\..

Verilog 2025.02.14 0

취업준비

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[KLA] CSE 인턴 지원 후기_최종탈락

오늘은 KLA 인턴전형 후기를 남겨보겠습니다!면접전형에서 최종 탈락했지만 각 전형 진행 방식이나 결과 발표 등 정보 공유하고자 합니다.채용 프로세스 [결과 발표일 포함] 1. 지원서 접수 [ 2024.11.11(월)~2024.11.24(일) ]2. 서류전형 결과 발표 [ 2024.11.28 (목) ]3. 온라인 인적성 검사 실시 [ ~2024.12.01(일) ]4. 전화영어 테스트 [ 2024.12.02(월) ]5. 인적성/전화영어 결과 발표 [ 2024.12.09(월) ]6. 면접 진행 [ 2024.12.12(목) ]7. 최종 발표 [ 2024.12.20(금) ] 작년 11월 24일까지 모집한 2025 KLA 동계인턴 CS Engineer 인턴십에 지원했습니다. 이전까지는 10명 이상 선발했는데 이번 ..

취업준비 2025.01.16 23

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