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Designing the Future with Circuits

반도체 회로설계 취준기

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[KLA] CSE 인턴 후기_최종탈락

오늘은 KLA 인턴전형 후기를 남겨보겠습니다!면접전형에서 최종 탈락했지만 각 전형 진행 방식이나 결과 발표 등 정보 공유하고자 합니다.채용 프로세스 [결과 발표일 포함] 1. 지원서 접수 [ 2024.11.11(월)~2024.11.25(일) ]2. 서류전형 결과 발표 [ 2024.11.28 (목) ]3. 온라인 인적성 검사 실시 [ ~2024.12.01(일) ]4. 전화영어 테스트 [ 2024.12.02(월) ]5. 인적성/전화영어 결과 발표 [ 2024.12.09(월) ]6. 면접 진행 [ 2024.12.12(목) ]7. 최종 발표 [ 2024.12.20(금) ] 작년 11월 24일까지 모집한 2025 KLA 동계인턴 CS Engineer 인턴십에 지원했습니다. 이전까지는 10명 이상 선발했는데 이번 ..
취업준비 2025.01.16 0

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하만(Harman) 세미콘 아카데미 58-62일차 - Full Custom IC One Chip 설계(Scan Chain 설계, Amplifier, One Chip 설계)

Team Project - Scan ChainScan Chain이란?디지털 회로 내부에서 테스트를 용이하게 하기 위해 Flip Flop을 직렬 연결하여 내부 상태를 쉽게 접근, 제어할 수 있도록 하는 회로Flip Flop에 21MUX를 연결하여 테스트를 진행할 수 있음SE(Scan Enable)이 1이 되면 Scan이 시작되며 파란 선을 따라 데이터가 이동 -> 스캔 비트(RT2, RT1) 출력SE이 0이 되면 Scan이 진행되지 않고 일반 회로처럼 동작하며 빨간 선을 따라 데이터가 이동 -> 회로 결과값(T2, T1) 출력1CLK마다 데이터가 이동하며 각 Flip Flop으로 전달, 결과가 출력D Flip Flop Schematic D Flip Flop Layout Scan Chain Flip Flop..
Full Custom IC One Chip 설계 2024.06.11 0

UART(Universal Asynchronous Receiver/Transmitter)

UART란?UART(Universal Asynchronous Receiver/Transmitter, 범용 비동기화 송수신기)는 데이터 버스로부터 병렬로 받은 데이터를 직렬 방식으로 전환하여 다른 UART로 전송하는 컴퓨터 하드웨어의 한 종류이다.UART로부터 직렬 데이터를 수신한 다른 UART는 이를 병렬 방식으로 전환하여 데이터 버스에 전송한다.통신에 사용되는 데이터는 메모리나 레지스터에 저장되어 있으며, 이를 차례데로 읽어 직렬로 통신한다. 기본 단위는 최대 8비트이다.UART 통신의 특징 UART는 비동기식(Asynchronous) 통신 방식으로 RX와 TX 각각의 clock 신호를 사용한다. Bit 구성 Start Bit: 전송 데이터 패킷의 시작 부분을 알린다. 이 신호를 통해 RX에서 데이터 ..
Verilog 2024.07.30 1

UART 설계(1) - Baud Rate Generator 설계

Baud Rate을 생성하고, Over Sampling을 하기 위한 코드 작성 (baud_rate_gen.v)oversampling을 위해 bit count를 진행해야 한다.첫 신호에서 start bit가 들어오면 bit_cnt_std 8번째에 샘플링을 시작하고, 그 이후부터는 16번째에 샘플링을 하면 data bit의 중앙에서 데이터를 샘플링할 수 있다, 1개의 baud rate 주기 안에 들어가는 clock의 개수를 구하기 위해서 baud rate 주기 / clk 주기 = clk freq / baud rate freq을 계산한다.위에서 계산한 값을 16으로 나누어 그 값을 bit count standard로 잡으면 이 기준의 16배가 baud rate의 주기가 된다.bit count standard만..
Verilog 2024.07.22 0

[KLA] CSE 인턴 후기_최종탈락

오늘은 KLA 인턴전형 후기를 남겨보겠습니다!면접전형에서 최종 탈락했지만 각 전형 진행 방식이나 결과 발표 등 정보 공유하고자 합니다.채용 프로세스 [결과 발표일 포함] 1. 지원서 접수 [ 2024.11.11(월)~2024.11.25(일) ]2. 서류전형 결과 발표 [ 2024.11.28 (목) ]3. 온라인 인적성 검사 실시 [ ~2024.12.01(일) ]4. 전화영어 테스트 [ 2024.12.02(월) ]5. 인적성/전화영어 결과 발표 [ 2024.12.09(월) ]6. 면접 진행 [ 2024.12.12(목) ]7. 최종 발표 [ 2024.12.20(금) ] 작년 11월 24일까지 모집한 2025 KLA 동계인턴 CS Engineer 인턴십에 지원했습니다. 이전까지는 10명 이상 선발했는데 이번 ..
취업준비 2025.01.16 0

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열평형 상태에서의 pn 접합과 SCR(Space Charge Region, Depletion Region)

열평형 상태의 pn junction PN Junction(PN 접합)은 p형 반도체와 n형 반도체를 접합하여 만든 형태로, 열적 평형 상태에서 다음과 같은 특징을 갖는다.1. 항상 안정된 상태(시간에 따른 변화 x)2. 가장 낮은 에너지 상태3. 전압, 빛, 전기장, 자기장, 온도변화 등 외부 에너지원이 없는 상태4. 소자의 경우 전류 흐름이 없는 상태 p형과 n형의 접합부를 금속접합(Metallurgical Juction)이라 하며, 이 부분을 기준으로 p영역과 n영역이 구분된다.  p형 반도체와 n형 반도체가 접촉하게 되면 먼저 Step Juction이 형성되는데, 이 때 p형 반도체의 캐리어 농도는 Na, n형 반도체 캐리어 농도는 Nd로 계단식으로 나타나게 된다. 접촉 직후 Carrier가 확산에..
전력용 반도체소자 2024.10.21 0

Buck Power Stage

이번 포스팅에서는 Texas Instruments에서 발행한 Buck Power Stage에 대한 Application Report의 내용을 정리한다.    Buck Converter은 입력전압 V_i보다 출력전압 V_o를 낮추는 강압형 컨버터로, Step-Down Converter라고도 칭한다.   Buck Converter의 회로는 다음과 같이 나타난다.  여기서 Q1은 NMOS, CR1은 다이오드(catch diode or freewheeling diode), L과 C는 각각 인덕터와 캐패시터를 나타낸다. Freewheeling 다이오드 혹은 Catch 다이오드란 전압 스파크나 유도성 Flyback 전압으로 인한 시스템 손상을 막기 위해 사용되는 다이오드이다. 이 다이오드는 인덕터에 전류가 흐를 수..
전력전자응용 2024.10.16 4

UART(Universal Asynchronous Receiver/Transmitter)

UART란?UART(Universal Asynchronous Receiver/Transmitter, 범용 비동기화 송수신기)는 데이터 버스로부터 병렬로 받은 데이터를 직렬 방식으로 전환하여 다른 UART로 전송하는 컴퓨터 하드웨어의 한 종류이다.UART로부터 직렬 데이터를 수신한 다른 UART는 이를 병렬 방식으로 전환하여 데이터 버스에 전송한다.통신에 사용되는 데이터는 메모리나 레지스터에 저장되어 있으며, 이를 차례데로 읽어 직렬로 통신한다. 기본 단위는 최대 8비트이다.UART 통신의 특징 UART는 비동기식(Asynchronous) 통신 방식으로 RX와 TX 각각의 clock 신호를 사용한다. Bit 구성 Start Bit: 전송 데이터 패킷의 시작 부분을 알린다. 이 신호를 통해 RX에서 데이터 ..
Verilog 2024.07.30 1

UART 설계(3) - UART RX 설계 / 최종 설계 완료

FSM 순서idle: din이 1로 유지될 때 대기상태. din이 0이 되면 enable 신호에 맞춰 load로 상태 변경load: 8비트의 데이터를 받은 뒤 parity를 읽고, parity check로 상태 변경parity check: 저장한 parity bit와 data bit를 이용하여 패리티 검사transmit: 패리티 검사 이후 병렬 데이터를 dout으로 전송다음과 같이 코드를 작성했다.`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2024/07/28 13:46:57// Design..
Verilog 2024.07.29 0

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